泓川证券｜“韬定律”V2版正式发布

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举报 2026-07-07

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华为“韬（τ）定律”V2版本首次披露新麒麟芯片实测数据，验证逻辑折叠技术落地可行性，先进封装国产突围正从理论框架加速走向工程实证。

　　华为“韬定律”V2首曝逻辑折叠实测数据

　　7月3日，华为半导体负责人何庭波在中科院ChinaXiv平台发布《面向多层级电子系统的时间缩微理论》V2版本，距5月25日V1首发仅过去39天。

　　V2在原有理论框架基础上，补充了大量工程落地细节与实测量化数据，进一步完善了以时间常数τ为核心的后摩尔时代缩放理论体系。

　　“韬定律”的核心思路是：以“时间缩微”替代“几何缩微”，通过逻辑折叠（将芯片电路从单层平面改为纵向多层堆叠）压缩信号传播时间来提升性能，而非依赖把晶体管做得更小。华为过去六年基于这一路径设计并量产了381款芯片，覆盖手机、AI、汽车、工业等领域。

　　V2版最引人注目的是首次披露量产实测数据。新增Kirin 2026与基准Kirin 9030 Pro对比：在25℃环境、等性能目标下，Kirin 2026可将供电电压由1.1V降至0.9V，归一化功耗降至0.59（即降低41%），功率密度下降约5.6%。同时明确了移动端TSV从顶层金属逐步下移至M6层（可释放超30%高层布线资源）、以及从两层向三至四层多有源层堆叠的演进路径。

　　据悉，昇腾Ascend990将在2030年前后引入逻辑折叠；Kirin 2026和Kirin 2027已完成流片进入硅片实测阶段，Kirin2028和2029已进入流片前的最终设计验证阶段。

　　机构建议关注半导体产业链发展新机遇

　　交银国际最新研报指出，逻辑折叠（LogicFolding）是韬定律的核心工程实践。它将关键路径上的门电路分布到垂直堆叠的有源层中，通过超细间距混合键合实现门级三维互连。先进封装是逻辑折叠落地的工艺底座，而EDA工具链是逻辑折叠的最大增量机遇。

　　泓川证券认为，华为韬定律在摩尔定律几何缩放回报趋缓情况下，将现有先进封装和混合键合、光互联等工艺与架构、材料等创新结合，为半导体性能提升提供了新的路线。华为的创新和实践或将利好国产晶圆代工厂、先进封装测试、键合等半导体设备、EDA和光通信等环节。

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